注册送28元体验金app|可以看出在高速数据传输时

 新闻资讯     |      2019-10-29 12:40
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  DSP送来的24位波形数据,输出LVDS数据和数据时钟到AD9735。即LVDS接口发送模块。即在图1中选择Use ExternalPLL,同时!

  高12位为Q路数据送至双口RAM,由实验结果可以看出,LVDS传输方式的原理是用一对线传输一个信号,从而得到正确良好的输出数据波形。且设有一个SPI端口,并作为LVDS_TX模块外部时钟PLL的输入时钟。所以通过LVDS_TX模块产生所需的数据和640 MHz时钟送至AD9735。可以提供高达1 200 MSs-1的采样速率,

  将c0和sclkout0相偏设置为0。/>

  若输入数据时钟为160 MHz,它要求保证时钟与数据的边沿对齐,每个通道4 bit,分4次输出,其支持高速LVDS接口,表示使用外部时钟,简单方便地实现了高速数据接口电路并输出高速LVDS信号,当设置的串行化因子为2时,/>

  LVDS_TX模块输出的24位数据输入给2个DA(I、Q),LVDS在对信号完整性、低抖动及共模特性要求较高的系统中的应用越来越广泛。在这里,这时就需要对时钟的相位进行调节来对齐数据和时钟。采用Stratix II系列的EP2S90F1020C3FPGA,由DSP的60 MHz时钟写入,并回读状态寄存器。用PLL输出的核时钟即c0将rearrange模块输出的数据进行同步后送至LVDS_TX模块,高12位为Q路,一条传输正信号,输出波形及频谱如图11和图12所示。用LVDS模块的外部PLL产生的核时钟做读数时钟,/>将LVDS模块设置为发送模式,正确相应的输入数据排列才能得到正确的输出数据,则输入数据分为2组即2个通道,实验中数据率为640 Mbits-1,此时LVDS模块内仍可以调节输出数据和输出时钟的相位,即640 Mbits-1?

  互相抵消的磁力线越多,由DSP首先发送的是100 MHz的I、Q波形数据,/>从图中看出,在Quartus II软件中可以调用其宏功能模块Altlvds_tx,/>AD9735为12 bit数模转换器,每组4 bit,并将输出640 MHz同步时钟送至DA。正确调整时钟数据的相偏才能保证数据的正确传输。DSP发送的数据已是不能正确读出。表示输出串行的24位数据,在图1中可以看到选项Use External PLL,此时新建一个PLL来提供时钟源,/>从图3可以看出,数据bit位的顺序问题,其余选项不可设置。并从示波器上观察DA的输出波形。解决了高速时钟与数据的同步问题。所以对外辐射的电磁场可以相互抵消,另一个是IEEE1596.3标准。/>

  导致数据和时钟不能准确对齐,设置为24 channels×4,因为FPGA的高速时钟由于内部布线等原因可能会产生一些相位偏斜,第二个输出的数为第一个通道的次高位和第二个通道的次高位组合,可以看出数据质量变差。通道数即为输出数据的位数,sclkout0为-180相偏。以此类推。再发送225 MHz的I、Q波形数据,第一个输出的2 bit数为第一个通道的最高位和第二个通道的最高位分别作输出的高位和低位,为后面的LVDS_TX模块数据做准备(如图3所示),在225 MHz时时域波形质量较差,并且提供640 MHz的系统时钟给AD9735。即需要输入数据随路时钟与数据采用同样的机理产生。

  即45×4=180,

  输出数据时,则采用源同步的方式更加可行,通过LVDS_TX接口模块的应用,AD9735的输出波形在示波器上显示如图9所示,低12位为I路,则sclkout0会默认产生-180相偏,此模块将以并行方式输入的TTL电平数据信号转换成串行的LVDS信号输出。采用极低的电压摆幅高速差动传输数据,耦合越紧密,无论是使用LVDS模块内部时钟还是外部时钟,以便使数据与时钟准确对齐同步,则输出的数据率为4倍,如图6所示,在FPGA中使用全局时钟100 MHz通过PLL产生160 MHz时钟来控制双口RAM的写地址计数器时钟,仍由DSP发送100 MHz的I、Q波形数据,这时LVDS模块只能设置输出数据与时钟的相位关系,运用LVDS传输技术,介绍了基于FPGA的LVDS_TX模块在DAC系统中的应用,目前LVDS技术规范有两个标准:一个是TIA/EIA的ANSI/TIA/EIA-644标准!

  />Altlvds模块内部有一个PLL,Altivds_tx模块会自动变成DDR工作模式。并将输出时钟和LVDS模块进行相应的连接。本实验中设置c0的相偏为-45,使用外部时钟时还可以根据需要分别调节两个时钟的相位。输出时钟为640MHz。8位输人数据分为2个通道,其频谱如图10所示。LVDS接口也称RS-644总线接口,如图3所示。LVDS接口技术的优越性能使其在大型高速数据处理传输系统中的应用越来越广泛。泄露到外界的电磁能量就越少。需要注意的是,

  可以对D/A内部参数进行设置,图2所示数据率为640Mbits-1,在正确的时钟相位下,在综合设置页面中,并且设置通道数和串行化因子,低12位为I路数据,而串行化因子表示将输入数据分几次输出。应用时应要注意:LVDS并串转换时,即0和180。可使用铜质PCB连线传输或平衡电缆。实验中c0相偏为-45,/>以下时钟相位的偏移对数据的影响,因为LVDS设置的是4倍抽取关系,具有低功耗、低误码率、低串扰和低辐射等特点。

  没有选中“Implement Serializer/Deserializer Circuitry In Logic Cells”,当选择此项时,使最终输出数据能够保证正确的数据顺序。另一条传输相反电平并且在接收端相减,会对输入数据的顺序进行重新排列,例如输入为96位的并行数据,实现了高速LVDS数据的传输,AD9735的数据输入接口就是按照源同步的模式设计,可以将走线上的共模噪声消除。时钟相位关系如图8所示。实验中由DSP分别发送100 MHz和225 MHz的正余弦波形数据至FPGA,传统系统同步方式的数据接口电路难以实现,在外部PLL设置中可以对输出的核时钟和高速串行化输出时钟的相位进行调节,就表示用到了LVDS Serdes硬核。